บทความนี้ไม่มีจาก |
เครื่องสถานะจำกัด หรือ ไฟไนต์สเตตแมชชีน (อังกฤษ: finite state machine) คือวงจรเชิงลำดับซึ่งออกแบบเป็นสถานะการทำงาน (state) ของวงจรออกเป็นหลายๆ สถานะ แต่ละสถานะมีลอจิกการทำงานที่ต่างกัน เพื่อกำเนิดค่าเอาต์พุตและค่าสถานะถัดไป มีสัญญาณสถานะที่กำหนดว่าสถานะปัจจุบันเป็นสถานะไหน สัญญาณของสถานะจะถูกเก็บไว้ในเรจิสเตอร์ ดังนั้นสถานะจะสามารถเปลี่ยนแปลงได้ที่ขอบขาของ clock เท่านั้น
ประเภทของเอาต์พุตของเครื่องสถานะจำกัด
เอาต์พุตของเครื่องสถานะจำกัดมี 2 ประเภท คือ
- เอาต์พุตนั้นจะเป็นฟังก์ชันของสถานะเพียงอย่างเดียว กล่าวคือ เอาต์พุตเปลี่ยนแปลงตามจังหวะของ clock เท่านั้น คือ แต่ละสถานะมีค่าของเอาต์พุตที่กำหนดแน่นอน เอาต์พุตจะเปลี่ยนก็ต่อเมื่อสถานะเปลี่ยน
- เครื่องจักรแบบเมลลี่ เอาต์พุตนั้นจะเป็นฟังก์ชันของสถานะและอินพุตของเครื่องสถานะ กล่าวคือ เอาต์พุตไม่จำเป็นต้องเปลี่ยนแปลงตามจังหวะของ clock โดยเมื่ออินพุตเปลี่ยน เอาต์พุตจะเปลี่ยนทันที
โครงสร้างของเครื่องสถานะจำกัด
โครงสร้างของเครื่องสถานะจำกัดโดยทั่วไปประกอบด้วย 3 ส่วนหลัก คือ
- หน่วยความจำสถานะ (state memory) : เป็นฟลิปฟล็อป สำหรับจดจำสถานะการทำงานของวงจรโดยฟลิปฟล็อป n ตัว ใช้เป็นตัวแปรสถานะได้ n ตัว ใช้เก็บสถานะที่แตกต่างกันได้ 2n สถานะ
- วงจรตรรกะกำหนดสถานะถัดไป (next state logic circuit) : เป็นวงจรเชิงหมู่สร้างสัญญาณกระตุ้น (excitation) ป้อนเข้าหน่วยความจำสถานะ เพื่อใช้กำหนดค่าของสถานะถัดไปโดย รับสัญญาณอินพุต จากตัวแปรอินพุตของ เครื่องจักรนี้ และจากสถานะปัจจุบันที่ป้อนกลับมาจากเอาต์พุตของฟลิปฟล็อปที่ใช้เป็นหน่วยความจำสถานะ
- วงจรตรรกะเอาต์พุต (output logic circuit) : เป็นวงจรเชิงหมู่สำหรับสร้างสัญญาณเอาต์พุตของเครื่องสถานะจำกัดโดยอาจเป็นฟังก์ชันของสถานะ (แบบมัวร์) หรือ เป็นทั้งฟังก์ชันของสถานะและอินพุตของเครื่องสถานะจำกัด (แบบ)
wikipedia, แบบไทย, วิกิพีเดีย, วิกิ หนังสือ, หนังสือ, ห้องสมุด, บทความ, อ่าน, ดาวน์โหลด, ฟรี, ดาวน์โหลดฟรี, mp3, วิดีโอ, mp4, 3gp, jpg, jpeg, gif, png, รูปภาพ, เพลง, เพลง, หนัง, หนังสือ, เกม, เกม, มือถือ, โทรศัพท์, Android, iOS, Apple, โทรศัพท์โมบิล, Samsung, iPhone, Xiomi, Xiaomi, Redmi, Honor, Oppo, Nokia, Sonya, MI, PC, พีซี, web, เว็บ, คอมพิวเตอร์
bthkhwamniimmikarxangxingcakaehlngthimaidkrunachwyprbprungbthkhwamni odyephimkarxangxingaehlngthimathinaechuxthux enuxkhwamthiimmiaehlngthimaxacthukkhdkhanhruxlbxxk eriynruwacanasaraemaebbnixxkidxyangiraelaemuxir ekhruxngsthanacakd hrux ifintsettaemchchin xngkvs finite state machine khuxwngcrechingladbsungxxkaebbepnsthanakarthangan state khxngwngcrxxkepnhlay sthana aetlasthanamilxcikkarthanganthitangkn ephuxkaenidkhaexatphutaelakhasthanathdip misyyansthanathikahndwasthanapccubnepnsthanaihn syyankhxngsthanacathukekbiwinercisetxr dngnnsthanacasamarthepliynaeplngidthikhxbkhakhxng clock ethannpraephthkhxngexatphutkhxngekhruxngsthanacakdexatphutkhxngekhruxngsthanacakdmi 2 praephth khux exatphutnncaepnfngkchnkhxngsthanaephiyngxyangediyw klawkhux exatphutepliynaeplngtamcnghwakhxng clock ethann khux aetlasthanamikhakhxngexatphutthikahndaennxn exatphutcaepliynktxemuxsthanaepliyn ekhruxngckraebbemlli exatphutnncaepnfngkchnkhxngsthanaaelaxinphutkhxngekhruxngsthana klawkhux exatphutimcaepntxngepliynaeplngtamcnghwakhxng clock odyemuxxinphutepliyn exatphutcaepliynthnthiokhrngsrangkhxngekhruxngsthanacakdokhrngsrangkhxngekhruxngsthanacakdodythwipprakxbdwy 3 swnhlk khux hnwykhwamcasthana state memory epnflipflxp sahrbcdcasthanakarthangankhxngwngcrodyflipflxp n tw ichepntwaeprsthanaid n tw ichekbsthanathiaetktangknid 2n sthana wngcrtrrkakahndsthanathdip next state logic circuit epnwngcrechinghmusrangsyyankratun excitation pxnekhahnwykhwamcasthana ephuxichkahndkhakhxngsthanathdipody rbsyyanxinphut caktwaeprxinphutkhxng ekhruxngckrni aelacaksthanapccubnthipxnklbmacakexatphutkhxngflipflxpthiichepnhnwykhwamcasthana wngcrtrrkaexatphut output logic circuit epnwngcrechinghmusahrbsrangsyyanexatphutkhxngekhruxngsthanacakdodyxacepnfngkchnkhxngsthana aebbmwr hrux epnthngfngkchnkhxngsthanaaelaxinphutkhxngekhruxngsthanacakd aebb bthkhwamkhxmphiwetxr xupkrntang hruxekhruxkhayniyngepnokhrng khunsamarthchwywikiphiediyidodykarephimetimkhxmuldkhk